<div dir="ltr"><div><div><div><div><div><div><div>Botters,<br><br></div>I have a very frustrating thing I am trying to solve with using Xilinx Vivado to set up what should be a very simple bitstream.<br><br></div>I am using a Zynq and all I want to do is hook up the EMIO RTS and CTS signals to PL pins.<br><br></div>I have taken an existing "getting started" Zynq design for the Zynq and have turned on the extra UART signals so I can see them in the processor block diagram in block design view.<br><br></div>Now I'm struggling with what should be the easy bit: define input and output pins and hook them up.<br><br></div><div>I tried "make external" which creates ports for these signals, but those do not turn up in the pin planner.<br><br></div>Can anyone lead me through this?<br><br></div>Thanks<br><br></div>Charles<br><br></div>