
<!DOCTYPE html PUBLIC "-//W3C//DTD XHTML 1.0 Transitional//EN">

<html><body>

<p>The real reason is that I have a spare small FPGA board that I don't have a use for, and I find building logic in an FPGA is easier than building S/W when I want to be sure that I get good timing and a good display.</p>

<p><span style="font-size: 12px;">Also, I was initially thinking of using individual I/O pins for controlling the segment drivers, b</span><span style="font-size: 12px;">ut soon gave that away to a daughter-boards with shift register and discrete constant current drivers on it.</span></p>

<p><span style="font-size: 12px;"> With all the segments driven the display will require 1.2A @ 15V, with maybe 5W being lost as heat on the driver PCBs, so they couldn't be too small.</span></p>

<p><span style="font-size: 12px;">If anybody wants to bling their Xmas tree with custom LEDs I'll soon have some extras PCBs and parts available for the cost of a coffee, if you feel like a bit of soldering up a bit of Xmas joy....</span></p>

<p><span style="font-size: 12px;">Mike</span></p>

<p>On 20.11.2014 13:18, Charles Manning wrote:</p>

<blockquote type="cite" style="padding-left:5px; border-left:#1010ff 2px solid; margin-left:5px; width:100%"><!-- html ignored --><!-- head ignored --><!-- meta ignored -->

<div dir="ltr">

<div>Well an FPGA itself is overkill, but a clock built from logic gates uses a lot less resources than one built with a CPU.<br /><br /></div>

The "counter tricks" shown here reduce the number of gates required as well as the number of bit transitions. That saves money and energy.<br /><br /><br /></div>

</blockquote>

<div> </div>

</body></html>